1. Alle 4 Phasen verdrillen und weit weg von den Steuerleitungen.
Falls in Platine eben sehr ein nebeneinander führen.
Getrennte Groundplanes für Leistungsteil und Steuerteil sind nicht verkehrt. Zwischen Steuerbahnen und Powerbahnen ne Powerground und evtl, noch ne gND bahn laufen lassen...und ebne Abstrand

2. +42V und PowerGround verdrillen oder siehe oben

3. alle GNDs auf einen Punkt!

4. Nur 12V für die Gatetreiber (haste ja schon)
5. evtl. Größere Gatewiderstände
- versuchs ruhig erst mal mit 100 Ohm und evtl. Diode mit 47 Ohm in Reihe. Dann werden die Fets zwar ein wenig wärmer, aber das kann man später optimieren

alternativ evtl. die Widerstände lassen und einen hochwertigen (niedriges ESR) 10nF Condensator parallel zum Gate. Durch die künstlich große Gatekapazität wird der Spannungsteiler aus den verschiedenen Kapazität im FET so verstellt, dass weniger am Gate passiert.. gleichzeitig wird das Schaltverhalten ja langsamer, was die Steilheit des Schaltvorgangs und damit die dI/dt und dU/dt verringert, somit auch die Kopplung der Störungen. Das kannste aber auch mit einem größeren Gatewiderstand probieren..nur dabei ben die zus. Reduktion der Kopplung nicht verändert..

6. Eine Totzeit zwischen die Kommutierungen einbauen, ca. 1-2µs

7. MBR20100ct o.ä. (100V schottky) parallel zu den FETs
Dadurch werden die internen Dioden inaktiv und du musst nicht so riesige Ladungen beim Schaltvorgang bewegen. Der MOSFET schließt schneller...
Ist zwar teuer und platzaufwändig aber sollte helfen. Wir kamen jedenfall snicht ohne diese Dioden aus @20kHz PWM Frequenz. Sonst wären die Schaltverluste zu groß gewesen, fets zu warm. So warn se die ersten 10A ziemlich kalt geblieben

Happy weekend

Träum nicht nur von rauchenden Colts..

sigo